Chiplet，怎么连？

近年来，半导体工艺水平的不停提升使芯片性能获得显著增强，然则摩尔定律正在逐渐迫近物理极限。同时，随着CPU、GPU、FPGA等高性能运算芯片性能的延续提升，AI、5G、云盘算等应用相继兴起，种种应用场景对高带宽、高算力、低延时、低功耗的需求愈发强烈。

高昂的研发用度和生产成本，与芯片的性能提升无法延续等比例延续。为解决这一问题，“后摩尔时代”下的芯片异构集成手艺——Chiplet应运而生，或将从另一个维度来延续摩尔定律的“经济效益”。

Chiplet也称作“芯粒”或“小芯片”，它是将原本一块庞大的SoC芯片，从设计时就根据差其余功效单元举行剖析，然后每个单元选择最适合的制程工艺举行制造，再通过先进封装手艺将各个单元相互互联，就像“乐高积木”一样封装为一个SoC芯片。

Chiplet的优势可以归结为几个方面：

1）大幅提高峻芯片良率。近年来，随着高性能盘算、AI等方面的运算需求，集成更多功效单元和更大的片上存储使得芯片不仅晶体管数目暴增，芯片面积也急剧增大。芯片良率随着芯片面积的增大而下降，掩模尺寸700mm²的设计通常会发生约莫30%的及格芯片，而150mm²芯片的良品率约为80%。因此，通过Chiplet设计将大芯片分成更小的芯片可以有用改善良率，同时也能够降低由于不良率而导致的成本增添。

2）降低设计的庞漂亮和设计成本。由于若是在芯片设计阶段，就将大规模的SoC根据差其余功效模块剖析为一个个的Chiplet，那么部门Chiplet可以做到类似模块化的设计，而且可以重复运用在差其余芯片产物当中。这样不仅可以大幅降低芯片设计的难度和设计成本，同时也有利于后续产物的迭代，加速产物的上市周期。

3）降低芯片制造成本。一颗SoC中有差其余盘算单元，同时也有存储、种种I/O接口、模拟或数模夹杂元件，这其中主要是逻辑盘算单元通常依赖于先进制程来提升性能，而其他的部门对于制程工艺的要求并不高，有些纵然接纳成熟工艺，也能够施展很好的性能。以是，将SoC举行Chiplet化之后，差其余芯粒可以凭证需要来选择合适的工艺制程离开制造，然后再通过先进封装手艺举行组装，不需要所有都接纳先进的制程在一块晶圆上举行一体化制造，这样可以极大的降低芯片的制造成本。

简而言之，Chiplet旨在将芯片性能与芯片工艺解耦，从而解决芯片设计中面临的庞漂亮大幅提升问题，以及先进制程中面临的高成本、低良率问题。

在多种优势因素及市场趋势驱动下，AMD、台积电、英特尔、英伟达等芯片巨头以及众多海内外相关企业嗅到了市场时机，近年来最先纷纷入局Chiplet。

在这个历程中，互连成为Chiplet走向的决议因素之一。

Chiplet互联现状

多年来，业内一直在寻找一种“真正的互连”，以便在芯片组中实现从裸片到裸片（Die-to-Die）的通讯，更好的完成数据存储、信号处置、数据处置等厚实的功效。若何让芯粒之间高速互联，是Chiplet手艺落地的要害，也是全产业链现在面临的一大全新挑战。

芯片设计公司在设计芯粒之间的互联接口时，主要保证的是高数据吞吐量。另外，数据延迟和误码率也是要害要求，还要思量能效和毗邻距离。

到现在为止，已经乐成商用的Die-to-Die互毗邻口协议多达十几种，主要分为串行接口协媾和并行接口协议。串行接口及协议有LR、MR、VSR、XSR、USR等SerDes串行互连手艺，PCIe、NVLink，用于Cache一致性的CXL、CCIX、TileLink、OpenCAPI，以及中国Chiplet产业同盟（CCLL）推出的ACC接口尺度等；并行接口及协议有AIB/MDIO（Intel）、LIPINCON（TSMC）、Infinity Fabric（AMD）、OpenHBI（Xilinx）、BoW（OCP ODSA）、INNOLINK（Innosilicon），以及用于存储芯片堆叠互联的HBM接口等…

对照而言，串行接口一样平常延迟对照大，而并行接口可以做到更低延迟，但也会消耗更多的Die-to-Die互连管脚，而且由于要只管保证多组管脚之间延迟的一致，以是每个管脚不易做到高速率。

可以看到，这些芯片巨头们在努力探索Chiplet手艺，但同时人人又各自为战，推动自己的高速互联协议尺度。

现在市面上部门现有互联尺度对好比下：

有看法指出，差异工艺、功效和封装的芯片之间没有统一的通讯接口，会造成严重的资源虚耗。

对此，清华大学交织信息研究院助理教授、北极雄芯首创人马恺声向笔者示意，在差异应用场景中Chiplet的组合形式可能是多样化的，例如需要传输的数据形态及特点、对延迟/误码等指标的容忍度、对封装的要求、量产成本的思量等可能均有所差异，因此Die to Die接口作为芯粒之间实现数据传输的“桥梁”，可能在差异应用场景中亦有差其余优化偏向。

他指出，我们看到业界所谓“各自为战”的状态，着实更本质反映的是差异产物场景互联的差异化需求；好比苹果在M1/M2 Ultra上自研的Ultrafusion方案、英伟达的NVLink方案等等都是芯片厂商与封装厂商配合深度研发的功效，但现在也均以知足自身产物性能需求为主要目的。差其余互联尺度，在信号模式、传输速率及带宽、封装规格等方面均有所差异，背后均体现了在特定领域优化的偏向。

在众多互联尺度中，Intel提出的通用Chiplet互联尺度UCIe成为行业中对照受关注的焦点。

UCIe旨在芯片封装层面确立互联互通的统一尺度，以辅助在整个半导体行业确立一个开放的小芯片生态系统。

UCIe是一种分层协议，它指定了物理层、die-to-die适配层和协议层：

UCIe尺度的推出旨在助力Chiplet从“清谈”向“实操”迈进，从“各家各户自说自话”向“组队厮杀迈进”。希望巨头们协力搭建起统一的Chiplet互联尺度，让终端使用者打造SoC芯片时，可以自由搭配来自多个厂商生态系统中的小芯片，加速推动开放的Chiplet平台生长。

但从现在现实希望来看，险些所有基于Chiplet设计的配合点是它们都是在一家公司内完成的。这与每小我私人都希望能够从小芯片商铺（Chiplet store）的货架上挑选他们想要的小芯片，然后通过SiP封装来事情的理想情形相差甚远。

从行业现状来看，无论是UCIe，照样其他互联方案，好像都未能肩负起Chiplet互联接口尺度化“桥梁”的角色，小芯片商铺的梦想还很遥远。

北极雄芯在接受笔者采访时也示意，UCIe尺度协议推出的现时意义在于两个方面：一是众多一线大厂的入局推动后摩尔时代手艺蹊径的走向，二是为众多芯片设计厂商在Chiplet架构上带来了一个可选的方案。初期的助力效应是显著的，我们已经看到一些企业从UCIe接口IP、封装方案等差异维度最先投入研发，但产业生态的成熟需要历经必不能少的周期迭代。

同时，基于UCIe依赖先进工艺、互连距离约束大等限制因素，UCIe可以在小圈子、限制场景内有一定的统一性，但难以直接适用于整个Chiplet生态上。

马恺声指出，从现在现状来看，业界围绕UCIe开展的事情少之又少，基本照样处于“各自为战”的状态，一方面是现在没有成熟的IP，就算有也是部门外洋IP厂商只有5nm和3nm现成的IP；另一方面原本做Chiplet的公司也不多，就算是Intel自家的服务器芯片Sapphire Rapids，也是内部闭源的并口，以及今年在Hot Chips上展示的硅光互连芯片，与共封装的光接口互连是基于他们内部更成熟的AIB方案。

可见，无论是基于什么尺度，我们下一步需要看到可用的接口方案逐步推出，以及越来越多的芯片设计公司把这些尺度下的接口用起来，才气真正形成行业互联规范。

Chiplet手艺的要害除了互连，还在于封装。

随着Chiplet手艺的生长终究会使小芯片间的互联到达更高的密度，要应对先进封装功效和密度的不停提升，散热、应力和信号传输等都是重大的磨练。现在头部的IDM厂商、晶圆代工厂以及封测企业都在努力推动差异类型的先进封装手艺，以抢占这块市场。

在芯片尺寸不停增大、架构变得庞大的情形下，封装结构由原先的二维生长至三维。按封装介质质料和封装工艺划分，Chiplet的实现方式主要包罗以下几种：MCM、2.5D封装、3D封装。现在台积电拥有CoWoS/InFO、英特尔拥有EMIB、Fovores 3D等，Chiplet使用的先进封装多种多样，且新的封装形式和结构还在不停演进。

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然则在高性能、短距离互连领域，一样平常要通过Interposer（中介层）或者Silicon Bridge（硅桥）举行互连，封装成本对照高。

例如，在片间互连中的高线密度可能要求使用支持高线密度的基板或桥接手艺。高带宽存储器(HBM)的启用可能是这一趋势的*证实——由于HBM只能与ASIC集成在统一个封装中，而且此时只能在2.5D的硅中央层设置中集成。

虽然硅基封装手艺已经生长为批量制造解决方案，但成本和庞大性可能会阻止它们成为大多数低端应用的解决方案。

Chiplet互连手艺，迎来新突破

迄今为止，业界*的小芯片互连需要先进封装和昂贵的硅中介层。

而Eliyan依附其Nulink手艺，可以为die-to-die互联在种种封装衬底上提供功耗、性能和成本的优势方案。由于这种PHY接口可以让差其余裸片直接在有机衬底上实现高速互联，而不必接纳CoWoS、EMIB或硅中介层等昂贵的先进封装方式，在降低成本的同时加速产物制造周期。

左边是当今常见的使用硅中介层的Chiplet互连方式；右边是Eliyan的NuLink手艺，可以以*的带宽实现小芯片互连，而无需硅中介层。

可见，NuLink通过简化系统设计降低了系统成本。更主要的是，Eliyan可以增添芯片之间的距离，对于天生式AI，NuLink为每个ASIC提供更多的HBM内存，从而提高了配备HBM的GPU和ASIC的内存麋集型应用程序的性能。

Eliyan最近还展示了其NuLink PHY的*个事情芯片，该芯片接纳5nm尺度制造工艺实现，可以让Chiplet与差异工艺的裸片实现混搭，不需要硅中介层等先进封装手艺。

该芯片相符现有的UCIe规范，而且能够逾越当前规范的局限，以40Gbps的速率运行，在尺度有机封装上以130um节距提供跨越 2.2Tbps/mm的带宽，同时知足严酷的功耗和面积要求目的。高面积效率的NuLink PHY受到凸块限制，一旦在可用的尺度封装手艺上以更精致的凸块间距实现，行使其创新的滋扰消除手艺，可以提供高达3Tbps/mm的传输速率。

Eliyan CEO Farjadrad指出：“现在业内的一大需求是能够获得足够大的中介层，这样就可以构建越来越大的GPU或TPU，并带有大内存。”

有业内人士示意，硅中介层的*尺寸约为3300mm2，思量四处置手艺的尺寸限制，现在每个SoC只能使用6个HBM3块。而Nulink有机基板的尺寸可以到达原来的三四倍，同时提供相同或更好的功率效率和带宽。这导致成本更低、制造速率更快，每个封装的盘算能力更强。

例如，NVIDIA可以提供具有40GB和80GB HBM两种型号的A100 GPU，并注释较大的内存可提供3倍的性能优势。行使NuLink可将HBM数目增添两倍，到达160GB。假设AI训练中的内存优势呈线性扩展，接纳NuLink的性能将再次提高三倍。

与此同时，NuLink还为HBM DRAM提供*的散热性能，消除了HBM-ASIC之间的热串扰，允许ASIC时钟速率提高20%，以及更简朴/低成本的冷却。

总结来看， Eliyan消除了对先进封装的需求，例如小芯片设计中的硅中介层尺寸有限、制品率低、成本高、难以冷却、供应链有限等所有相关限制和庞大性。NuLink手艺能够实现DRAM扩展、节约质料成本、提高产量并缩短芯片上市时间等优势。

Eliyan以为，其小芯片互连产物可以逾越英特尔和台积电等芯片巨头的先进封装手艺，或者有望成为英特尔、台积电的*选择，从而实现下一波高性能芯片架构。NVIDIA、Intel、AMD和Google等公司可以授权NuLink IP，或从Eliyan购置NuGear小芯片，以消除硅中介层尺寸限制带来的性能瓶颈，使他们能够实现更高性能的AI和HPC SoC。

现在Eliyan已从英特尔投资和美光资源等投资者那里筹集了4000万美元的A轮融资，用于开发和提高NuLink芯片间互连手艺的产量。

北极雄芯对于Eliyan的创新手艺示意认同，从大趋势来说，这个手艺是很直观且准确的偏向之一，由于带宽=线数×线速，当线的速率较高时，就可以削减对互连线密度的需求，从而可以从2.5D的封装要求切换到2D上。北极雄芯的D2D互连也是这样的起点。

但马恺声也强调：“针对Eliyan的方案也照样有分外的思量。HBM传统是下图的方式：基于HBM PHY，然后在Interposer上与HBM Stack互连，互连详细位置在HBM Stack底部的一颗Base Die，上面有HBM PHY与SoC芯片的PHY互连。由于互连线数多达1024根线，以是在HBM方案降生时就接纳Interposer 2.5D的封装来提供40μm级其余互连密度。而当接纳2D封装，一定需要增大线速来换取更低的线密度需求。但速率的增添对于PHY的设计会引入显著的分外延时和能耗。”

因此，Eliyan的方案是维持了带宽的性能，然则牺牲了HBM低延时、低能耗的优势。此外，它这种方式需要重新设计HBM的Base Die，这对于方案的推广也是存在难题。

综合来看，无论是哪种互联手艺，都各有优劣，都需要凭证现实需求来举行设计和选择。由于在现实应用领域中，差异场景的数据传输特点带来对所接纳接口手艺及封装手艺的较大需求差异。例如：

CPU等通用盘算场景中，数据传输具有随机性高、数据流结构差异大、缓存一致性要求高等特点，因此在CPU Chiplet集成中往往极为重视对延迟等指标的优化，接纳并口传输方案，大规模走线较为依赖先进封装手艺的配套支持。

在GPGPU等面向服务器领域的通用并行盘算场景中，数据传输具有单次量大、数据流结构可预知性高、可提前搬运预载等特点，因此在Chiplet集成中需要重点对带宽等指标举行优化，可接纳并口或串口方案，对先进封装亦有较高的依赖。

而在特定AI加速场景中，又需综合思量成本敏感度、作业环境等各方面要求，接纳差其余接口手艺及封装方案以知足终端用户的差异化的需求：如以智能驾驶领域为例，先进封装方案往往并不知足车规要求，而且量产成本也较高，在接纳Chiplet异构集成时往往需思量在成熟封装方案基础上反过来优化响应的D2D手艺。

马恺声强调，Chiplet互联手艺应当基于场景需求及供应链成熟度去不停迭代升级，并纷歧定是追求一个大一统的尺度。Chiplet生长的历程中，产业内里会有差其余公司从芯粒设计、尺度开发、封装手艺等角度介入进来，最终需要真正解决下游商业痛点问题，又能兼顾性能、成本等各方面因素，自然就成为了行业尺度。

而在这个历程中，也给海内企业带来了新的生长时机，近年来也有厂商在此睁开动作。

好比：芯动科技推出了国产自主尺度的INNOLINK Chiplet IP和HBM2E等高性能盘算平台手艺，支持高性能CPU/GPUINPU芯片和服务器；为了让IP更具象、更天真的被应用在Chiplet内里，芯原提出了IP as a Chip (laaC) 的理念，旨在以Chiplet实现特殊功效IP从软到硬的”即插即用”，降低较大规模芯片的设计时间和风险。

此外，早在2020年北极雄芯即与海内上下游配合提议了“中国Chiplet产业同盟”，同盟在2023年头推出了基于国产封装供应链优化的《芯粒互联接口尺度》，旨在为GPU、AI、大型SoC等高性能异构集成芯片提供高性能、低成本的互联方案，现在*接口已经回片测试乐成。

对于海内企业应该若何更好地介入Chiplet产业生态，北极雄芯以为，海内企业应基于海内较大的市场需求，驻足于“自主可控”供应链的Chiplet商业落地模式加倍相符现实客观环境。在产业上下游配合推动海内Chiplet产业生态的确立，而在这个链条中Chiplet芯片设计公司的作用至关主要。设计公司最贴近下游客户的需求，能够综合思量下游场景的性能、功耗、成本敏感度等因素，准确的界说种种“芯粒”产物，从而反过来与上游IP厂商、晶圆厂商、封装厂商、基板厂商配合推动供应链迭代升级，实现“自主可控”的海内Chiplet产业生态，更具有现实意义。

结语

据Gartner数据统计，基于Chiplet的半导体器件销售收入在2020年仅为33亿美元， 2022年已跨越100亿美元，预计2023年将跨越250亿美元，2024年将到达505亿美元，复合年增进率高达98%，市场空间伟大。

基于Chiplet的异构集成芯片手艺代表了“后摩尔时代”庞大芯片设计的研制偏向。Chiplet这种将芯片性能与工艺制程相对解耦的手艺为集成电路手艺的发睁开拓了一个新的生长路径。

但作为一种新兴手艺，Chiplet当前正处于生长阶段，能否成为一种新的IP产物和商业模式，甚至拯救摩尔定律的救星，要害就在于业界能否杀青统一的Chiplet互联尺度，确立起来一个开放和尺度化的Chiplet生态。

在这个历程中，中国Chiplet学术界和产业界应捉住时机，在手艺研发和尺度制订方面加大投入，尽快掌握焦点手艺。此外，芯片行业介入者需要制止单打独斗，应注重生态建设，早日确立业界接受的基于Chiplet的异构集成手艺尺度，以便在未来国际竞争中占有一席之地。

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