芯片的未来：三个选择

高性能电子手艺将专注于提高盘算速率

晶体管是75年前发现的，不久之后就发现晰集成电路(IC)。晶体管体积变小的提高也导致它们变得更廉价，这就是著名的摩尔定律。今天庞大的处置器芯片包罗跨越1000亿个晶体管，但小型化(“缩放”)的速率已经放缓，它不再是提高特定应用性能的*或主要设计目的。摩尔定律若何继续向宿世长?新的方式包罗将重点放在提高信息处置速率上的三维集成，而不是增添芯片上晶体管的密度。

虽然摩尔定律展望了每个晶体管成本的下降速率，但它通常是凭证晶体管的尺寸来看待的，这对于二维(2D)芯片阵列来说，转化为面积巨细或“占地面积”。在已往的75年里，随着工艺制程从微米级削减到纳米级，实行新制造手艺的问题多次引起了人们对“摩尔定律终结”的关注。20年前，人们对一些难以扩展的手艺的生长持消极态度。在这种情形下，其中一位作者(M.S.L.)展望，金属氧化物半导体场效应晶体管(mosfet)在所谓的65纳米节点以下(2003年是*进的)的缩放速率不会放缓，在到达缩放极限之前，至少会连续10年。

事实上，从2003年每个芯片约莫1亿个晶体管到今天每个芯片多达1000亿个晶体管的规模在连续扩大。一种方式是提高通断电流比，使其能够现实运行，抑制泄电流以削减虚耗功率。2003年引入应变硅作为通道质料，通过提高电子速率来提高通电流;2004年，高介电常数的栅绝缘子降低了脱态栅泄电流。2011年，FinFET(一种非平面晶体管结构，通过栅极电极增添了对能量势垒的静电控制，从而提高了通断电流比)被引入到商业集成电路中。进一步改善栅极静电控制的栅极万能晶体管现在正在开发中。可制造的晶体管尺寸受图样和蚀刻的限制。模版是通过一种被称为光刻的历程完成的，在这个历程中，光反映性聚合物在芯片上确立一个掩模，用于蚀刻步骤。图案的最小尺寸由所用光的波长决议。最近泛起的极紫外光刻手艺(EUV)使得摩尔定律在7纳米节点之外继续存在成为可能。

芯片上的晶体管数目仍在增添，但扩展速率已经放缓，由于较小的晶体管功效不太好。详细来说，通道的长度(源极和漏极之间的区域，栅极作为开关)现在是10纳米。在较短的通道长度下，过多的量子力学隧穿会降低晶体管的作用。要害性能指标，如通电流(应该高，以实现高速运行)、关电流(应该低，以只管削减待机功率)和电源电压(应该低，以只管削减功耗)，都将同时降低。硅MosFET现在已经是尽可能小的尺寸了，而2D芯片的尺寸已经走到了终点，以是必须找到提高性能的新方式。

通过从通用的“商品芯片”转向加速特定功效的芯片，性能获得了提高。例如，硬件加速将特定的义务交给专门的芯片，如图形处置单元或特定于应用程序的IC。像苹果这样的公司现在设计自己的芯片来知足他们的特定要求，所有主要的汽车制造商也会这样做。盘算是机械学习的限制因素，谷歌等公司现在设计自己的人工智能(AI)加速器芯片。定制芯片设计可以成倍地提高性能，但正如芯片制造设施(“晶圆厂”)的成本增添一样(从2000年的约10亿美元增添到*晶圆厂的约200亿美元)，先进设计的成本也增添了。设计一个尖端芯片可能破费5亿美元，需要约莫1000名工程师的团队。降低尖端定制芯片设计的成本(可能使用机械学习手艺)将是下一个电子时代的要害挑战。

连续的提高还需要基础手艺的提高。只管芯片上的晶体管数目急剧增添(通过减小它们的尺寸和增添2D芯片面积)，但直到最近，设计的一个方面基本没有改变。单个芯片与其他芯片和其他组件(如电感器)横向封装并组合在印刷电路板上。在芯片上和芯片外发送信号会增添延迟和功耗。一个新兴的设计主题是行使第三维度(垂直维度)实现万亿级集成(TSI)，将数万亿晶体管集成到单片或堆叠芯片中，并以每秒每毫米太比特的通讯速率举行电气或光学互连(“每毫米”指芯片之间的通讯链路距离)。例如，一个3D NAND闪存(基于NAND逻辑门并在断电时保持其状态)可以有近200层器件和5000万兆存储晶体管。新兴的逻辑晶体管接纳新的通道质料(如过渡金属二硫代化物和氧化铟)，可以在低温下加工并嵌入互连客栈中，提供了进一步的时机。

第三维度也开启了逻辑、存储器和功率晶体管的垂直异构集成的可能性。通过“穿硅通孔”（从芯片垂直毗邻的金属线），可以堆叠已处置的芯片，使其物理位置靠近，以*限度地削减信号延迟并降低功耗。垂直堆叠的逻辑和存储器芯片还支持新的盘算类型，例如“在存储器中盘算”。单片3D IC将由有源器件层组成，例如2D逻辑晶体管、磁阻和电阻随机存取存储器、铁电FET沿着将它们互连的金属线。

最近的封装创新，例如插入在3D芯片和衬底之间的硅-interposer和多裸片硅桥，在芯片之间发生了更麋集的横向互连和更快的通讯。先进的封装通过并行集成将逻辑、存储器、电源治理、通讯和光电器件整合在一起。集成度的靠近水平可与堆叠式和单片式3D IC相媲美。

单片3D集成将要求生长或沉积步骤不影响已经处置的层。例如，嵌入在互连叠层内的晶体管必须在足够低的温度下沉积，以不滋扰下面的Si晶体管的掺杂剂漫衍。所需质料通常不兼容，除非开发特殊工艺。堆叠已加工的2D芯片以实现3D系统有其自身的一系列质料和加工挑战，例如在约1至5 mm的距离内保持互连瞄准。硅崎岖压逻辑和存储器晶体管以及基于化合物半导体的功率和高频晶体管等组件的异质集成，都提出了一系列庞大的集成挑战。

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晶体管在事情时会发生热量，散热是当今电子领域的一个严重问题。事实上，异构IC中的逻辑、存储器、功率晶体管和电感器之间的热串扰带来了亘古未有的设计挑战。当数以万亿计的晶体管被慎密放置在一起时，新的散热方式（也许是模拟生物体的温度调治）和热感知设计将是至关主要的。

电子系统的可靠性必须保证至少一段时间，通常为10年，但对于某些应用则为数十年。要确保每个具有1000亿个晶体管的IC的故障率在百万分之1到10之间，需要展望万万亿个晶体管的可靠性。现实上，可靠性是通过对不跨越几千个晶体管举行短期加速测试来确定的。因此，需要以亘古未有的准确度来明白这些新系统的磨损和灾难性故障模式的可靠性物理学。当云云多的装备相互毗邻并慎密靠近时，新的征象将会泛起，必须对这些征象举行治理或行使。

未来的万亿级系统将从基本上差异于今天的千兆级系统，由于对系统的构建模块的明白并不能见告这些模块若何相互作用并导致新征象。芯片设计已经很庞大和昂贵，但用于放置装备举行3D设计和它们之间的互连的算法或工具还不存在。这些设计工具必须对工艺和封装集成的庞大性、3D IC之间的热串扰以及封装系统的特定操作可变性和可靠性举行建模。

当新质料和加工手艺在研究中被开发出来时，它们必须被转化为大规模的制造。将研究级装备所取得的提高转化为使用差其余、更先进的制造装备举行大规模制造是一项严重的“实验室到晶圆厂”挑战。研究整体将需要先进的处置设施，并需要短的“构想-实行-剖析”的实验循环，以*限度地学习。

散热问题将决议3D万亿级集成的极限，正如隧道效应限制了2D缩放。这一要求纷歧定预示着摩尔定律的终结。盘算的目的不是每秒的运算次数，而是每秒的信息量。在这方面，生物学提供了一个指南。人类的感官在将信息转达给大脑之前，先在内陆处置信息。在内陆内存和数据处置（边缘剖析）的支持下，为毗邻模拟天下的边缘传感器提供支持，可以防止数据洪流淹没盘算机。电子业正处于转折点。75年来，晶体管变得更小已经成为可能，但这不会成为未来几十年提高的推动力。若是将摩尔定律明白为每个集成系统（纷歧定是每个芯片）的晶体管数目不停增添，那么摩尔定律的终结还遥遥无期（见图）。晶体管数目的增添不是通过缩小尺寸来实现的，而是通过将它们垂直堆叠或横向组合在庞大的封装中，最终集成在单片3D芯片中并增添功效。

未来三种手艺

二维（2D）纳米电子学、三维（3D）万亿级集成和功效集成都可以扩展摩尔定律，但都面临着实质性的挑战和基本限制。

差异手艺蹊径面临的手艺挑战和限制

从纳米电子学（专注于减小晶体管尺寸）到万亿级电子学（由增添晶体管数目和相关功效驱动）的转变界说了未来的范式转变和焦点研究挑战。它将需要在质料、装备、加工以及人类迄今制作的最庞大系统的设计和制造方面取得基个性的提高。总有一天，电隧穿和产热瓶颈将界说3D集成的极限。在此之前，随着研究职员解决这些异常庞大的电子系统的挑战，摩尔定律可能会继续下去。

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